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「後摩爾時代」來臨,為了繼續提升晶片效能,先進封裝被視為台積電、三星與英特爾這三家晶圓代工龍頭競逐的下一個產業聖杯,與過去大不相同的是,台積電這回靠著國內上下游的資源整合,在這場競賽中有機會領先勝出,再創另一個半導體的新高峰!

【文/吳旻蓁】

過去數十年來,半導體製程延續著摩爾定律持續升級,晶片中的電晶體線寬從數十微米逐漸縮小到奈米等級,且晶片內部的電晶體密度大約每十八個月就會增加一倍,因此對廠商來說,雖然投資總成本增加,但因為同一片晶圓,可以切出更多、效能更好的晶粒,因此仍可有效降低產品平均售價。

然而,當先進製程技術已走到七奈米、五奈米,甚至朝三奈米、二奈米製程邁進的同時,電晶體大小正不斷逼近原子的物理體積極限,對於製程的投資規模及技術難度也越來越高,研調機構IBS指出,十奈米製程開發費用約為一.七四億美元,七奈米衝上三億美元,五奈米已要價四.三六億美元,三奈米更是飆到六.五億美元,故能夠投入先進製程的廠商快速減少;而美國喬治城大學安全與新興技術中心(CSET)調查則指出,過去三個世代,台積電做出的晶粒平均價格都大幅下滑,但最新的五奈米卻因需用到昂貴的EUV(極紫外光)設備,進而墊高成本,使五奈米平均價格比前一代高出五美元。

後摩爾時代來臨

眼看摩爾定律發展面臨到瓶頸、製程微縮的經濟效益不在,與此同時,5G、人工智慧(AI)、車聯網等應用正快速興起,推升核心運算晶片朝更高效能、低成本、低功耗等趨勢邁進,於是,為了繼續提升晶片效能,並讓晶片維持小體積,半導體業者不得不另闢新戰場,除了持續發展先進製程外,更將目光轉向晶片在電路板上的布局,於是異質整合概念因運而生,先進封裝技術被視為是延續摩爾定律的一大重要關鍵。

簡單來說,封裝就像是替晶片量身訂做一個外殼,這個外殼不僅要保護晶片在工作時不受外界的水氣、灰塵、靜電等因素影響,還需要滿足散熱條件,以及固定晶片等需求,以維持晶片的可靠度及安全性。而有別於過去的封裝,是將同質晶粒(die)封在一起,所謂的異質整合,顧名思義,指的就是將兩個、甚至多個不同性質的電子元件,如邏輯晶片、感測器、記憶體等,整合進單一封裝裡,或是利用2.5D、3D等多維度空間設計,將不同元件堆疊在單一晶片中。

也因為可透過堆疊產生一顆高效能晶片,因此僅最重要的晶片需要先進製程,其他晶片則可用舊有製程代替,可大幅降低成本,因此先進封裝提供了更好的性價比。研究機構Yole Developpement就預估,一八到二四年全球先進封裝市場的複合年成長率為八.二%,預估到二五年時,先進封裝有望占據整個半導體市場的半壁江山。而台灣作為全球封測重鎮,先進封裝的比重也將逐年增加,根據工研院產科國際所預估,至二○二五年先進封裝將占整體封裝營收比重達四二.五%。

三強由先進製程跨入先進封裝

先進封裝的龐大前景,吸引眾多廠商蜂擁而至,除傳統的OSAT封測廠(委外封裝測試代工)和IDM(垂直整合元件製造)廠之外,晶圓廠、基板/PCB供應商、設備商、封測材料等業者也朝此領域進軍。由此可見,先進封裝技術已無疑是未來封測產業的重中之重,更將成為主導下一階段半導體技術的重要發展指標。

而為了取得決勝關鍵點,市場目光所在的三大半導體龍頭企業台積電、英特爾(Intel)、三星(Samsung)均早在多年前就開始布局先進封裝領域,法人指出,若能包辦前段晶圓製造與後段封裝製程,打造高度整合的一條龍供應鏈,就能與客戶間達成更緊密的連結合作,由此三強爭霸戰逐漸從先進製程擴展到先進封裝領域。

台積電自○九年開始跨入封裝領域,致力將前端先進製程的晶圓代工與後段封測整合為解決方案,就是希望滿足客戶一次到位的需求。目前台積電已有整合扇出型封裝(InFO)、CoWoS(基板上晶圓上晶片封裝)等技術,其中InFO更被視為是台積電緊握大客戶蘋果訂單的法寶之一。

進一步來看,InFO封裝技術其實就是FOWLP(Fan-Out Wafer level Package),該技術是由德國大廠英飛凌(Infineon)於○八年所提出的扇出型晶圓級封裝,主要特色就是不需要再用到IC基板,因此可以大幅降低晶片的厚度,但當初因為製程良率始終無法提升的問題,導致此技術在被提出之後,並未獲得相關半導體廠商的大量採用。

直到台積電以FOWLP技術為基礎加以改良,並於一五年提出整合扇出型封裝(Integrated Fan-out; InFO)技術,將十六奈米的邏輯SoC晶片和DRAM晶片做整合,在成本上可較傳統的PoP封裝至少降低二到三成。而由於該技術可達到功耗較低的效果,同時又能強調散熱,並且可以符合體積小、高頻寬的應用,因此特別適合用在智慧型手機、平板電腦和物聯網晶片之上,而靠著InFO技術,使台積電從iPhone A10處理器開始,就一路獨攬iPhone處理器大單。

去年八月,在一年一度的台積電技術論壇中,總裁魏哲家更是發表了先進封裝技術平台「3D Fabric」,透過整合旗下包括SoIC、InFO 與CoWoS等3D矽堆疊IC技術,能串連多個邏輯IC、高頻寬記憶體(HBM)、小晶片(Chiplet)等元件,且可隨運算需求不同改變組合,以達到更高的效能表現。

台積電3D封裝平台吸睛

專家解釋,在3D Fabric中,封裝技術分為「前、後」兩個階段,前端的SoIC(系統整合單晶片)技術,是指在晶圓上將同質或異構小晶片都整合到一個類似SoC的晶片中,可擁有更小的面積和更薄的外形,在外觀上就像普通的SoC一樣,但已嵌入了所需的晶片功能,也由於前端封裝技術,是在設計階段就要考量並協同設計,因此只有晶圓廠可以達成,且必須搭配後端封測技術並不可單獨存在。接下來,前端封裝完成的SoIC晶片,必須搭配原有的立體封裝技術,像是CoWoS和InFO,進一步完成整合。

市場看好,3D Fabric不僅可協助客戶晶片更快問市、更具接單優勢之外,更是凸顯台積電在前後段封裝具有強大的整合力,也象徵著在先進封裝領域之中,台積電擁有獨霸天下的能力。

至於台積電的主要對手三星與英特爾也並非省油的燈,尤其是三星,早自半導體製程微縮至十奈米以下後,台積電與三星就時常被外界一較高下,從各製程的推出時間、客戶的數量,甚至每年投入的資本支出以及市值大小都成為比較項目。雖痛失蘋果大單,加上市場仍普遍看好台積電具有領先的技術優勢,但三星可望彎道超車的企圖心可是從來沒有停止過。

去年同樣也推出3D IC封裝平台「X-Cube」,據了解,三星已透過此技術將四顆SRAM(靜態隨機存取記憶體)堆疊在邏輯IC上,且此技術已應用於自家七奈米製程,並於五奈米製程進行驗證,積極搶攻HPC、5G、AI等領域。

而英特爾雖在CPU製造上停滯不前,但在晶片封裝的發展上也並未停下步伐,近幾年相繼推出3D Foveros封裝、橫向拼接Co-EMIB技術等。去年更是發表新的先進封裝技術「混合結合(Hybrid bonding)」,這套技術可做到更小的凸點間距,並且可取代當今大多數封裝技術中使用的「熱壓結合(thermocompression bonding)」,取得更佳的晶片互連密度、帶寬和功率表現。

英特爾目前的3D Foveros立體封裝技術,已可以讓邏輯晶片堆疊在一起,而其中的凸點間距在五○微米左右,每平方毫米大約可達四○○個凸點,而技術的凸點間距則可再縮小到十微米,每平方毫米的凸點數量更能達一萬個,大幅增加二五倍。據悉,此技術已於去年第二季成功送交製造,有望在下一代版本的CPU中實現。

研究機構拓墣產業研究院表示,英特爾與三星技術雖不至於落後太多,但由於英特爾受限技術優化的出發點,目前仍以處理器產品為主,其他應用較少著墨,對市占率提升有限;而三星則因對市場有先進封裝需求的客戶掌握度有限,故在先進封裝技術暫時落後台積電,可再觀察X-Cube的市場接受度,因此整體來看,目前台積電大者恆大趨勢仍將持續。

值得一提的還有去年重回資本市場的晶圓代工廠力積電,為凸顯公司兼具邏輯、記憶體的獨特代工優勢,已設定邏輯電路記憶體元件一體化的未來發展路線,導入晶圓級系統整合的3D WoW(晶圓堆疊)技術,發展邏輯晶片和DRAM垂直異質疊合(Hybrid Bonding)製程,透過此一技術突破,邏輯電路與DRAM之間的資料傳輸頻寬,將達現行HBM(High Bandwidth Memory)五倍以上。透過此技術,公司已成功開發出AI晶片,並已量產出貨到客戶端。

據了解,這顆AI晶片是由力積電旗下的DRAM IC設計公司愛普提供DRAM設計,力積電投入DRAM量產,再由台積電七奈米生產邏輯晶圓,最後透過晶圓進行WoW堆疊,據業者透露,這顆晶片主要是為了大客戶Google的TPU。市場認為,這顆晶片不只意味著愛普、力積電與台積電三方在記憶體與邏輯整合封裝技術上的成功,同時也替未來WoW代工封裝模式開始新紀元。

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